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Burocracia Planilla de Inscripción en graduados (Código: 2334, 20 créditos). Participantes de otras universidades: adjuntar constancia de título universitario y copia DNI. Acuerdo de Confidencialidad Documentos MOSIS (completar y entregar a Pedro Julián) Transparencias y Notas de las Clases: Sección 1: Clase Intro + Repaso Notas de clase Sección 2: Layout e interconnecciones [Basada en Capítulo 3 de Rabaey] Sección 3: Transistor MOS [Basada en Capítulo 4 de Rabaey / App: Howe-Sodini ] + Nota: Desarrollo de Id en un MOS Sección 4: Inversor [Basada en Capítulo 5 de Rabaey] + Notas de clase: Inversor (23/10/2007) + Notas de clase: Diseño para perfomance (30/10/2007) + Ejemplo de sizing Sección 5: Circuitos Digitales: Lógica Combinacional [Basada en Cap. 6 de Rabaey] + Logic Effort + Nota clase (20/11/2007) + Nota clase (28/11/2007) Sección 6: Circuitos Digitales: Lógica Secuencial [Basada en Cap. 7 de Rabaey] Sección 7: Elementos adicionales de interconecciones [Basada en Cap. 9 de Rabaey] Sección 8: Elementos avanzados de temporizado [Basada en Cap. 10 de Rabaey] Herramientas y varios LTSpice (programa a utilizar para simulaciones). Link a última versión. Modelos y librerías <archivo>. Website del libro: http://bwrc.eecs.berkeley.edu/IcBook/ Electric (Free java CAD tool con Layout, LVS, DRC, Simulador) http://www.staticfreesoft.com/index.html Lectura Buffer optimization and short circuit currents (aqui) High speed design (TSPC logic) Energy-performace optimization (aqui) Modelo de canal corto (Sodini, Toh); Notas de clase (nota Short Channel 1, nota Req 2) |
Copyright Grupo
de Investigación en Sistemas Electrónicos -
Universidad Nacional del Sur.
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Last updated:
October 04, 2005.